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Board Control Status Registers (BCSR)
10.3
BCSR2
Table 10. BCSR2 Register
Bit
Config Signals
Function
Default
Att
? A multiplier and divisor, applied to SYSCLK input,
[0:4]
CFG_QE_PLL[0:4]
define the QE clock:
– QE Clock=SYSCLK*(CFG QE
SW6[1:5] sampled
at HRESET [ 01000 ]
R,W
PLL[0:4]/CFG_QE_CLK)
[5]
[6:7]
SDHC
CFG_LVDD_VSEL[0:1]
SDHC Card Detect Polarity Select
? 0: SDHC card-detect polarity is inverted.
? 1 (Default): SDHC card-detect polarity isn’t inverted.
Voltage Select Dedicated Pins
? QE UCC1 and UCC3 Voltage Select
? QE UCC2 and UCC4 Voltage Select
SW6[6] sampled at
HRESET [ 1 ]
SW6[6:7] sampled
at HRESET [ 11 ]
R,W
R,W
10.4
BCSR3
Table 11. BCSR3 Register
Bit
[0:3]
[4:6]
Config Signals
CFG_PORT_SEL[0:3]
CFG_RIO_ID[5:7]
Function
IO Select Configuration for SerDes.
RapidIO Device ID [5:7].
Default
SW8[1:4] sampled
at HRESET [ 0111 ]
SW8[5:7] sampled
at HRESET [ 000 ]
Att
R,W
R,W
RapidIO System Size
[7]
CFG_RIO_SYS_SIZE
? 0: Large system size with a maximum of 65,536
devices.
SW8[8] sampled at
HRESET [ 1 ]
R,W
? 1: Small system size with a maximum of 256 devices.
10.5
BCSR4
Table 12. BCSR4 Register
Bit
[0:3]
Config Signals
CFG_ROM_LOC[0:3]
Function
Selects physical location of boot ROM.
Default
SW9[1:4] sampled
at HRESET [ 1101 ]
Att
R,W
Specifies Boot Configuration Mode:
[4]
CFG_BOOT_CPU
? 0: CPU Boot Hold-off Mode; e500 core boots after
configuration by an external master.
? 1 (Default): e500 core boots without being configured
SW9[5] sampled at
HRESET [ 1 ]
R,W
by an external master.
Boot Sequencer
[5:6]
CFG_BOOT_SEQ[0:1]
? Allows Boot Sequencer to load serial ROM (on I 2 C1
port) configuration data before the host configures the
SW9[6:7] sampled
at HRESET [ 11 ]
R,W
MPC8569E.
MPC8569E-MDS-PB Hardware Getting Started, Rev. 3.1
20
Freescale Semiconductor
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